触发器(电子)

动画交互式SR闩锁(R1,R2= 1 KΩ;R3,R4= 10 KΩ)。

电子产品, 一个拖鞋或者闩锁是一个电路它具有两个稳定的状态,可用于存储状态信息 - 一个双振动器。可以使电路通过信号应用于一个或多个控件输入,将具有一个或两个输出。它是基本的存储元素顺序逻辑。触发器和闩锁是基本的基础数字电子计算机,通信和许多其他类型的系统中使用的系统。

触发器和闩锁用作数据存储元素。触发器是一种存储单个的设备少量数据的(二进制数字)数据;它的两个状态之一代表一个“一个”,另一个表示“零”。此类数据存储可用于存储状态,这样的电路被描述为顺序逻辑在电子产品中。当使用有限状态机,输出和下一个状态不仅取决于其当前输入,还取决于其当前状态(因此,以前的输入)。它也可以用于计数脉冲,并将其同步的输入信号同步到某些参考时间信号。

触发器可以是级别触发(异步,透明或不透明)或边缘触发的(同步, 或者时钟)。术语flip-flop在历史上一直在一般提到级别触发和边缘触发的电路,这些电路使用门存储了一位数据。最近,一些作者保留了该术语拖鞋专门讨论时钟电路;简单的通常称为透明闩锁.[1][2]使用此术语,一种敏感的触发器称为透明闩锁,而边缘触发的触发器简单地称为触发器。使用任何一种术语,“ flip-flop”一词是指存储单个数据的设备,但是术语“闩锁”也可以是指使用单个触发器存储任何数量的数据的设备。可以使用“边缘触发”和“级别触发”术语来避免歧义。[3]

当启用了一个水平触发的闩锁时,它将变得透明,但是一个边缘触发的flip-flop的输出仅在时钟边缘的单个类型(正面或负数)上更改。

历史

Eccles和Jordan专利的触发器示意图于1918年提交,一种是作为带正反馈路径的放大器的级联作用,另一个是对称的交叉耦合对

第一个电子触发器是由英国物理学家于1918年发明的威廉·埃克尔斯(William Eccles)F. W. Jordan.[4][5]最初被称为Eccles – Jordan触发电路并由两个活性元素组成(真空管)。[6]该设计用于1943年英国巨人代码破坏计算机[7]即使在引入之后集成电路,虽然触发器由逻辑门现在也很常见。[8][9]早期的触发器被各种称为触发电路或多振动器.

根据美国工程师P. L. Lindley的说法喷气推进实验室,下面详述的触发器类型(SR,D,T,JK)在1954年首次讨论加州大学洛杉矶分校蒙哥马利·帕斯特(Montgomery Phister)的计算机设计课程,然后出现在他的书中数字计算机的逻辑设计。[10][11]林德利(Lindley)当时在埃尔德雷德·尼尔森(Eldred Nelson)的统治下在休斯飞机(Hughes Aircraft)工作,后者为jk创造了一个触发器,该拖鞋在两个输入都打开时改变了状态(逻辑上的“一个”)。其他名称是由Phister创造的。它们与下面给出的一些定义略有不同。林德利(Lindley)解释说,他听到了埃尔德雷德·尼尔森(Eldred Nelson)的JK触发器的故事休斯飞机。当时在休斯使用的触发器都是被称为J-K的类型。在设计逻辑系统时,尼尔森将字母分配给触发器输入如下:#1:a&b,#2:c&d,#3:e&f,#4:g&h,#5:j&j&j&K. Nelson使用了符号”j - 输入“和”k - 输入“在1953年提交的专利申请中。[12]

执行

基于传统的(简单)触发器电路双极连接晶体管

触发器可以简单(透明或异步)或时钟(同步)。在硬件说明语言的背景下,简单的语言通常被描述为闩锁[1]而钟表被描述为人字拖.[2]

简单的触发器可以围绕一对交叉耦合元素构建:真空管双极晶体管现场效应晶体管逆变器和反转逻辑门全部用于实用电路。

时钟设备专门为同步系统设计;此类设备忽略了它们的输入,除了在专用时钟信号(称为时钟,脉冲或频率)的过渡时。时钟会导致触发器根据过渡时输入信号的值更改或保留其输出信号。一些触发器改变了上升的输出边缘时钟,其他人处于跌落边缘。

由于基本放大阶段是反相的,因此可以连续连接两个阶段(作为级联)以形成所需的非反向放大器。在此配置中,每个放大器可以被视为另一个反相放大器的主动反馈网络。因此,这两个阶段是在非反向环中连接的,尽管电路图通常以对称交叉耦合对绘制(这两个图最初都在Eccles – Jordan专利中引入)。

触发器类型

触发器可以分为常见类型:Sr(“ set-reset”),d(“数据”或“延迟”[13]),t(“切换”)和JK。特定类型的行为可以通过称为特征方程的内容来描述,该方程衍生了“下一个”(即在下一个时钟脉冲之后)输出,下一个就输入信号和/或当前输出而言.

简单的设置锁定闩锁

当使用静态门作为构建块时,最基本的闩锁是简单的SR闩锁,S和R代表重置。它可以由一对交叉耦合构建也不或者NAND逻辑门。存储的位存在在标记Q的输出上。

sr nor Latch

由一对交叉耦合构建的SR闩锁的动画也不是大门。红色和黑色的逻辑“ 1”和“ 0”。
动画SR闩锁。黑色和白色均值逻辑“ 1”和“ 0”。
  1. s = 1,r = 0:设置
  2. s = 0,r = 0:保持
  3. s = 0,r = 1:重置
  4. s = 1,r = 1:不允许
从限制组合(d)过渡到(a)导致不稳定状态。

虽然R和S输入都很低,但反馈维护Q和输出处于恒定状态,q的补充。如果s()脉冲高,而R(重置)保持低位,然后Q输出被迫高,并且当S返回低时保持高;同样,如果r脉冲高时,则s保持低,则Q输出被迫低,并且当r返回低时,Q输出保持低。

SR闩锁操作[3]
特征表激发表
sr下一个行动下一个sr
00保持状态000X
010重置0110
1011001
11X不允许11X0

注意:x表示不在乎也就是说,0或1是有效的值。

r = s = 1组合称为限制组合或a禁止州因为,作为那两者都不会输出零,它会破坏逻辑方程q =不是。该组合在电路中也不适合两个都输入可能会降低同时(即从受限制的保持)。输出将根据门之间的传播时间关系锁定1或0种族条件)。

SR和闩锁的工作原理。

为了克服限制组合,可以将门添加到可以转换的输入中(s,r)=(1,1)到一种非限制组合之一。可能是:

  • q = 1(1,0) - 称为S(主导) -
  • Q = 0(0,1) - 称为R(主导) -

这几乎每一个可编程逻辑控制器.

  • 保持状态(0,0) - 称为电子锁

或者,可以将限制组合做到切换输出。结果是JK闩锁.

SR闩锁的特征方程是:

或者[14]

另一个表达是:

[15]

SrNAND闩锁

一个Sr由交叉耦合构建的闩锁Nand Gates.

下面显示的电路是基本的NAND闩锁。输入通常分别指定为SET和RESET。由于NAND输入通常必须是逻辑1以避免影响闩锁动作,因此输入被认为是在该电路(或活动性低)中倒置的。

电路使用反馈来“记住”并保留其逻辑状态,即使在控制输入信号发生了变化之后。当S和R输入都高时,反馈将Q输出保持到先前的状态。

Sr闩锁操作
sr行动
00q = 1,= 1;不允许
01Q = 1
10Q = 0
11没变;随机初始
anSrNAND闩锁

SR和-或闩锁

SR和-或闩锁。浅绿色表示逻辑“ 1”,深绿色表示逻辑“ 0”。该闩锁当前处于保留模式(无更改)。

从教学的角度来看,作为一对交叉耦合组件(晶体管,大门,管等)绘制的SR闩锁通常很难为初学者理解。一个教学上更容易理解的方法是将闩锁绘制为单个反馈循环,而不是交叉耦合。以下是用一个SR闩锁建造的大门与一个输入和一个或者门。请注意,闩锁功能不需要逆变器,而是要使两个输入高活动。

SR和-OR闩锁操作
sr行动
00没变;随机初始
10Q = 1
X1Q = 0

请注意,SR和-OR闩锁具有s = 1,r = 1的好处。在上述SR和-或闩锁的版本中,它优先于S信号。如果需要超过R的优先级,则可以通过将输出Q连接到OR GATE的输出而不是输出和GATE的输出来实现。

SR和-或闩锁更容易理解,因为两个门都可以孤立地解释。当s或r设置均未设置时,则或栅极和门都处于“保持模式”,即它们的输出是反馈回路的输入。当输入s = 1时,无论反馈循环(“ set模式”)的其他输入,OR门的输出将变为1。当输入r = 1时,无论反馈循环(“重置模式”)的其他输入,无论是其他输入,并且门的输出变为0。并且由于输出Q直接连接到和门的输出,因此R比绘制的S.闩锁具有优先级,因为交叉耦合门看起来可能不太直观,因为一个门的行为似乎与另一个门交织在一起。

请注意,可以使用逻辑转换将SR和-或闩锁转换为SR或闩锁:反转OR门的输出以及和GATE的第二个输入,并在这两个添加的逆变器之间连接倒置的Q输出;带有两个输入倒置的栅极和栅极等同于一个nor Gate摩根的法律.

JK闩锁

与JK触发器相比,JK闩锁的使用频率要少得多。JK闩锁遵循以下状态表:

JK闩锁真相表
Jk下一个评论
00没变
010重置
101
11切换

因此,JK闩锁是制造的SR闩锁切换当通过11的输入组合时,其输出(振荡在0到1之间)。[16]与JK触发器不同,JK闩锁的11个输入组合不是很有用,因为没有时钟可以指导切换。[17]

封闭式闩锁和有条件的透明度

闩锁设计为透明的。也就是说,输入信号变化会导致输出立即变化。可以将其他逻辑添加到一个简单的透明闩锁中以使其非透明的或者不透明当不主张另一个输入(“启用”输入)时。几个透明的闩锁相互跟随,使用相同的启用信号,信号可以一次传播。但是,通过遵循透明高用闩锁透明低(或者不透明的高)闩锁,实现了主 - 奴隶触发器。

封闭的SR闩锁

NAND门控SR闩锁(时钟SR触发器)。注意倒输入。
由构造的封闭式的SR闩锁电路图大门(左侧)和也不大门(右)。

一个同步SR闩锁(有时时钟的SR触发器)可以通过将第二级的NAND门添加到SR闩锁(或第二级和大门直接的SR闩锁)。额外的NAND大门进一步倒转输入Sr闩锁成为封闭式的SR闩锁(SR闩锁将转变为封闭式Sr带有倒置启用的闩锁)。

E高(使能够是的),这些信号可以通过输入门进入封装的闩锁;除(0,0)=以外的所有信号组合抓住然后立即在(q,)输出,即闩锁是透明的.

e低(使能够错误)闩锁是封闭(不透明)并保留在该州,它是最后一次E高。

使能够输入有时是时钟信号,但更常见的是读或写频闪。当。。。的时候使能够输入是时钟信号,据说闩锁是敏感的(达到时钟信号的级别),而不是边缘敏感像下面的触发器一样。

封闭的SR闩锁操作
E/c行动
0没有行动(保留状态)
1与非锁定的SR闩锁相同
封闭式SR闩锁的符号

门控D闩锁

该闩锁利用了这样一个事实,即,在封闭的SR闩锁的两个主动输入组合(01和10)中,R是S的补充。输入nand阶段将两个D输入状态(0和1)转换为这两个输入下一个组合Sr通过反转数据输入信号锁存。低状态使能够信号会产生不活动的“ 11”组合。因此,封闭式的D-latch可能被认为是单输入同步SR闩锁。这种配置可防止限制输入组合的应用。也称为透明闩锁数据闩锁,或者简单封闭式闩锁。它有一个数据输入和一个使能够信号(有时命名, 或者控制)。这个单词透明的来自以下事实:当启用输入打开时,信号直接通过电路传播,从输入d到输出Q。门控d-latches也是敏感的关于时钟的级别或启用信号。

透明闩锁通常用作I/O端口或异步系统,或在同步的两相系统中(同步系统使用一个两相时钟),其中两个在不同时钟相处运行的闩锁阻止了数据透明度,就像主奴隶触发器中一样。

闩锁可用集成电路,通常每个芯片有多个闩锁。例如,74HC75是四倍的透明闩锁7400系列.

下面的真实表显示,当enable/c锁定输入为0,D输入对输出没有影响。当E/C高时,输出等于D。

封闭式D闩锁真相表
E/cd评论
0X上一条上一条没变
1001重置
1110
封闭式D闩锁的符号

厄尔闩锁

经典的封闭式闩锁设计具有一些不良特征。[18]他们需要双轨逻辑或逆变器。输入到输出传播最多可能需要三个门延迟。输入到输出的传播不是恒定的 - 有些输出需要两个门延迟,而另一些输出则三分。

设计师寻找替代方案。[19]成功的替代方法是厄尔闩锁。它仅需要一个数据输入,并且其输出需要一个常数的两个门延迟。此外,在某些情况下,earle闩锁的两个栅极级别可以与驱动闩锁的电路的最后两个门水平合并,因为许多常见的计算电路都有一个或层,然后是其最后两个级别。合并闩锁功能可以在没有其他门延迟的情况下实现闩锁。[18]合并通常是在管道的计算机设计中,实际上是由John G. Earle开发的IBM系统/360模型91为了这个目的。[20]

Earle闩锁无危险。[21]如果省略了中间的大门,那么极性保持闩锁,这是通常的,因为它需要少量逻辑。[21][22]但是,它容易逻辑危害。故意扭曲时钟信号可以避免危险。[22]

D触发器

D flip-flop符号

D触发器被广泛使用。它也被称为“数据”或“延迟”触发器。

D flip-flop在时钟周期的确定部分(例如时钟的上升边缘)捕获了D输入的值。该捕获的值成为Q输出。在其他时候,输出Q不会改变。[23][24]D触发器可以看作是记忆单元零订单保持,或延迟线.[25]

真实表:

d下一个
边缘上升00
边缘上升11
非升级X

X表示a不在乎条件,这意味着信号无关)

ICS中的大多数D型触发器都具有强制到集合或重置状态(忽略D和时钟输入)的能力,就像SR触发器一样。通常,非法S = R = 1条件在D型触发器中解析。设置s = r = 0使触发器的行为如上所述。这是其他可能的S和R配置的真实表:

输入输出
srd>
01XX01
10XX10
11XX11

这些触发器非常有用,因为它们构成了换档寄存器这是许多电子设备的重要组成部分。D型触发器比D型“透明闩锁”的优势在于,D输入引脚上的信号是在触发器时捕获的,并且D输入的后续更改将被忽略直到下一个。时钟事件。一个例外是,某些触发器具有“重置”信号输入,该信号输入将重置Q(零),并且可能与时钟异步或同步。

上面的电路将寄存器的内容移到右侧,在时钟的每个主动过渡上都有一个位置。输入X转移到最左边的位置。

经典的正边缘触发D触发器

几种不同类型的边缘触发D触发器
A positive-edge-triggered D flip-flop
一个正向触发的D触发器
A positive-edge-triggered D flip-flop with set and reset
带有套件和重置的正向触发的D触发器

这个电路[26]由两个阶段组成SrNAND闩锁。输入阶段(左侧的两个闩锁)处理时钟和数据信号,以确保输出阶段的正确输入信号(右侧的单个闩锁)。如果时钟较低,则无论数据输入如何,输入阶段的两个输出信号都很高。输出闩锁不受影响,并且存储先前的状态。当时钟信号从低变为高变化时,只有一个输出电压(取决于数据信号)会降低并设置/重置输出闩锁:如果d = 0,则较低的输出将变低;如果d = 1,则上输出将变低。如果时钟信号继续保持较高,则输出保持其状态,无论数据输入如何,输出闩锁都保持在相应的状态,因为输入逻辑零(输出阶段)在时钟高时保持活跃。因此,输出闩锁的作用是仅在时钟低时存储数据。

该电路与门控D闩锁当两个电路都将两个D输入状态(0和1)转换为两个输入组合(01和10)时,输出Sr通过反转数据输入信号(两个电路将单个d信号拆分为两个互补)来锁存sr信号)。不同之处在于,在正向触发的d触发器中,使用了简单的NAND逻辑门SrNAND闩锁用于此目的。这些闩锁的作用是“锁定”产生低电压的活动输出(逻辑零);因此,也可以将正向触发的D触发器视为带有闩锁输入门的门控D闩锁。

大师 - 奴隶边缘触发的D触发器

大师 - 奴隶d触发器。它在跌落边缘做出反应使能够输入(通常是时钟)
在时钟落下边缘触发的主湖llave d触发器的实现

通过连接两个封闭式D闩锁串联,反相使能够输入其中之一。它被称为主 - 奴隶,因为主闩锁控制了从锁存的输出值q,并在启用从从闩锁时迫使从属闩锁保持其值仅是为了响应主闩锁和时钟信号的值的变化。

对于正向触发的主 - 奴隶d触发器,当时钟信号低(逻辑0)时,第一个或“主” d闩锁(倒时钟信号)的“启用”(逻辑1)(逻辑1)。这允许“主”闩锁在时钟信号从低到高过渡时存储输入值。随着时钟信号的高度(0至1),第一个闩锁的倒置“启用”变低(1至0),并且在主闩锁的输入处看到的值为“锁定”。几乎同时,带有时钟信号的第二次倒置的“启用”或“从”或“从” D闩锁过渡。这允许在时钟的上升边缘捕获的信号通过现在的“锁定”主闩锁通过“从”闩锁。当时钟信号返回低(1至0)时,“从”闩锁的输出为“锁定”,并且在“主”闩锁开始接受新的时,时钟的最后一个上升边缘处看到的值准备下一个上升时钟边缘的值。

卸下电路中的最左逆变器会产生D型触发器,该触发器在跌落边缘时钟信号。这有这样的真相表:

d>下一个
0X跌倒0
1X跌倒1

双向触发的D触发器

双向触发的D触发器的实现

在上升和时钟的下降边缘以新值读取的触发器称为双边缘触发的触发器。可以使用两个单边触发的D型触发器和一个多路复用器,也可以使用两个单格触发的D型触发器和三个XOR门来构建这种触发器。

双向触发的D触发器的电路符号
使用XOR门实现的双重触发D触发器,没有多路复用器。

边缘触发的动态D存储元件

带重置的动态边缘触发触发器的CMOS IC实现

只要经常将其频繁地计时,就可以使用动态电路(在电容中存储信息)进行有效的功能替代方案。虽然不是真正的触发器,但它仍然被称为触发器的功能作用。虽然主 - 奴隶d元素是在时钟边缘触发的,但其组件各自由时钟级别触发。即使不是真正的触发器,“边缘触发的D flip-flop”也没有称为Master-Lave属性。

边缘触发的D触发器通常在集成的高速操作中实现动态逻辑。这意味着在设备没有过渡时,数字输出存储在寄生器电容上。这种动态拖鞋的设计还可以简单地重置,因为可以通过简单地放电一个或多个内部节点来执行重置操作。一个常见的动态触发器品种是真正的单相时钟(TSPC)类型,该类型以很少的功率和高速执行触发器操作。但是,动态触发器通常不会在静态或低时钟速度下工作:如果有足够的时间,泄漏路径可能会排出足够的寄生电容,以使触发器进入无效状态。

t触发器

T型触发器的电路符号

如果t输入很高,则t flip-flop会改变状态(“ toggles”)[27]每当时钟输入被串联时。如果t输入较低,则触发器保留上一个值。这种行为由特征描述方程

(扩展XOR操作员)

可以在真相表

t flip-flop操作[28]
特征表激发表
评论评论
000保持状态(没有时钟)000没变
011保持状态(没有时钟)110没变
101切换011补充
110切换101补充

当t保持较高时,拨动式触发器将时钟频率除以两个。也就是说,如果时钟频率为4 MHz,则从触发器获得的输出频率为2 MHz。此“划分”功能在各种类型的数字中具有应用柜台。还可以使用JK触发器(J&K PIN连接在一起并充当T)或D触发器(T输入XOR Q以前的驱动D输入)。

JK触发器

正向触发的JK触发器的电路符号
jk flip-flop定时图

JK触发器通过将j = k = 1的条件解释为“ flip”或toggle命令来增强SR触发器(J:SET,K:RESET)的行为。具体而言,组合j = 1,k = 0是设置触发器的命令。组合j = 0,k = 1是重置触发器的命令。j = k = 1的组合是切换触发器的命令,即将其输出更改为其当前值的逻辑补充。设置j = k = 0保持当前状态。为了合成D触发器,只需将k设置为等于j的补充(输入j将充当输入d)。同样,要合成t触发器,k k k e k等于J。JK触发器是通用的触发器,因为它可以配置为可作为SR触发器,D flip-flop或t触发器。

JK触发器的特征方程是:

相应的真相表是:

JK触发器操作[28]
特征表激发表
Jk评论下一个下一个评论Jk
00保持状态00没变0X
01重置0011X
10110重置X1
11切换11没变X0

定时考虑

正时参数

flip-flop设置,保持和时钟到输出正时参数

输入必须在时钟的上升边缘围绕被称为孔径的上升边缘保持稳定。想像一下,在百合花上拍一只青蛙的照片。[29]假设青蛙然后跳入水中。如果您在跳入水中时拍摄了青蛙的照片,您会发现青蛙跳入水中的模糊图片 - 不清楚青蛙所在的状态。但是,如果您在青蛙稳定坐着时拍照在垫子上(或在水中稳定),您将获得清晰的图片。以同样的方式,必须在触发器上保持触发器的输入稳定光圈触发器。

设置时间是应保持数据输入稳定的最短时间时钟事件,以便将数据可靠地由时钟采样。

保持时间是应保持数据输入稳定的最短时间时钟事件,以便将数据可靠地由时钟采样。

光圈是设置和保留时间的总和。在这段时间内,数据输入应保持稳定。[29]

恢复时间是异步集或重置输入的最短时间应无效时钟事件,以便将数据可靠地由时钟采样。因此,异步集或重置输入的恢复时间与数据输入的设置时间相似。

删除时间是异步集或重置输入的最短时间应无效时钟事件,以便将数据可靠地由时钟采样。因此,异步集或重置输入的删除时间类似于数据输入的保留时间。

适用于异步输入(集合,重置)的简短冲动不应在恢复回收期内完全应用,否则触发器是否会过渡到适当的状态,完全不确定。在另一种情况下,异步信号只是使一个过渡恰好落在恢复/删除时间之间,最终触发器将过渡到适当的状态,但是一个非常短的小故障可能会出现在输出,依赖性上或可能不会出现在同步输入信号上。第二种情况可能对电路设计具有或没有意义。

设置和重置(以及其他)信号可以同步或异步,因此可以以设置/保持或恢复/去除时间为特征,并且同步性非常依赖于flip-flop的设计。

在验证较大电路的时间时,通常需要区分设置/保持和恢复/去除时间,因为可能发现异步信号比同步信号不太关键。差异化为电路设计师提供了独立定义这些类型信号的验证条件的能力。

亚竞速度

触发器受到一个称为的问题亚竞速度当两个输入(例如数据,时钟或时钟和重置)在大约同时更改时,可能会发生这种情况。当订单不清楚时,在适当的正时限制内,结果是输出可能会表现得不可预测,花费比正常情况更长的时间才能定居到一个状态或另一个州,甚至在解决之前振荡了几次。从理论上讲,安顿下来的时间不是有限的。在一个计算机系统,如果状态在另一个电路使用其值之前状态不稳定,则这种能力可能会导致数据损坏或程序崩溃。特别是,如果两个不同的逻辑路径使用触发器的输出,则一条路径可以将其解释为0,而另一路径则在未解决到稳定状态时,将机器置于不一致的状态时,则可以将其解释为1。[30]

可以通过确保在时钟脉冲之前和之后的指定期间保持数据和控制输入,可以避免触发器中的亚竞争力设置时间(tsu)和保持时间(th) 分别。这些时间是在该设备的数据表中指定的,通常在几纳秒和几百个picseconds之间用于现代设备。根据Flip-Flop的内部组织,可以构建具有零(甚至负)设置或保持时间要求的设备,但并非同时进行。

不幸的是,并非总是有可能达到设置并持有标准,因为触发器可能会连接到实时信号,该信号可能随时在设计师控制之外随时更改。在这种情况下,设计师可以做的最好的方法是将错误的可能性降低到一定级别,具体取决于电路的所需可靠性。一种抑制亚稳定性的技术是连接链中的两个或多个触发器,以便每个链条的输出供应下一个的数据输入,并且所有设备共享一个共同的时钟。通过这种方法,可以将亚稳态事件的概率降低到可忽略的值,但绝不为零。随着串联连接的触发器数量的增加,亚稳定性的概率越来越接近零。被级联的触发器的数量称为“排名”。“双排名”的人字拖(串联两个触发器)是一个普遍情况。

可以使用所谓的亚固定的触发器,可以通过减少设置并尽可能多地保持时间来起作用,但即使这些设置也无法完全消除问题。这是因为亚稳定性不仅仅是电路设计的问题。当时钟中的过渡和数据随着时间的及时关闭时,触发器被迫首先决定发生了哪个事件。多么快速地制造设备,总是有可能将输入事件如此接近,以至于无法检测到哪一个发生。因此,从逻辑上讲,不可能构建一个完全稳固的触发器。触发器有时会在最大安装时间(在指定条件下保持稳定时间)的最大时间来表征。在这种情况下,时钟慢的双级触发器比最大允许的亚稳定性时间慢,将为异步(例如,外部)信号提供适当的条件。

传播延迟

触发器的另一个重要计时值是时钟到输出延迟(数据表中的常见符号:tco) 或者传播延迟(tp),这是触发器在时钟边缘之后更改其输出的时间。高低过渡的时间(tphl)有时与低到高过渡的时间不同(tPLH)。

当共享相同时钟的级联触发器时(如换档),重要的是要确保Tco前面的触发器的长度比保持时间更长(th)在以下触发器中,按照后钟的活动边缘正确地“在接下来的触发器的输入处”正确地“移动”。T之间的这种关系co和Th如果触发器在物理上相同,通常可以保证。此外,为了正确操作,很容易验证时钟周期必须大于总和tsu+th.

概括

触发器可以至少以两种方式概括:通过使其使它们1的1,而不是2中的1,并通过将它们适应逻辑,以两个以上的状态。在3中的1中,编码或多价为特殊情况三元逻辑,这样的元素可以称为flip-flap-flop.[31]

在常规的触发器中,正好是两个互补输出之一。可以将其推广到具有N输出的内存元素,而N OUST元素恰好是高(或者,n正好是N中的一个)。因此,输出始终是一击(分别一个冷)表示。该结构类似于常规的交叉耦合触发器;每个输出(高高)抑制所有其他输出。[32]或者,可以使用或多或少使用常规的触发器,每次输出一个,并带有其他电路,以确保一次只有一个电路。[33]

传统触发器的另一个概括是多价值逻辑。在这种情况下,内存元素完全保留了逻辑状态之一,直到控件输入引起更改。[34]此外,还可以使用多值时钟,从而导致新的时钟过渡。[35]

也可以看看

参考

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外部链接